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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total905028
Severity 0905028


Summary for Assertions
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Success89899.23
Failure00.00
Incomplete20.22
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered1450.00
All Matches1450.00
First Matches1450.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0016516500

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A 0026711269266549950495
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0026711269266549950495


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 0046918913000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 0046918913000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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Cover Sequences First Matches:
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