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Assertions Uncovered:

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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	905954404	956633	956633	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	905954404	299442	299442	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	905954404	279818	279818	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	905954404	107219	107219	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	905954404	185457	185457	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	905954404	69756	69756	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	905954404	143987	143987	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	905954404	11330035	11330035	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	905954404	23576791	23576791	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	905954404	53008462	53008462	644
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	905954404	111	111	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	905954404	10	10	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	905954404	13	13	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	905954404	9	9	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	905954404	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	905954404	8	8	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	905954404	7	7	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	905954404	1164	1164	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	905954404	1521	1521	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	905954404	24832365	24832365	751

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	905954404	956633	956633	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	905954404	299442	299442	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	905954404	279818	279818	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	905954404	107219	107219	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	905954404	185457	185457	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	905954404	69756	69756	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	905954404	143987	143987	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	905954404	11330035	11330035	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	905954404	23576791	23576791	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	905954404	53008462	53008462	644
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	905954404	111	111	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	905954404	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	905954404	8	8	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	905954404	7	7	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	905954404	1164	1164	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	905954404	1521	1521	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	905954404	24832365	24832365	751