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Assertions Uncovered:

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Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	939006467	867041	867041	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	939006467	258451	258451	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	939006467	239222	239222	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	939006467	99316	99316	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	939006467	159603	159603	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	939006467	65269	65269	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	939006467	125043	125043	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	939006467	11566518	11566518	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	939006467	24406448	24406448	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	939006467	56323607	56323607	648
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	939006467	326	326	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	939006467	93	93	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	939006467	116	116	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	939006467	74	74	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	939006467	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	939006467	83	83	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	939006467	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	939006467	1293	1293	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	939006467	3103	3103	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	939006467	24871031	24871031	773

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	939006467	867041	867041	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	939006467	258451	258451	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	939006467	239222	239222	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	939006467	99316	99316	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	939006467	159603	159603	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	939006467	65269	65269	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	939006467	125043	125043	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	939006467	11566518	11566518	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	939006467	24406448	24406448	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	939006467	56323607	56323607	648
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	939006467	326	326	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	939006467	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	939006467	83	83	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	939006467	56	56	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	939006467	24871031	24871031	773