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Assertions Uncovered:

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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	986844267	820529	820529	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	986844267	280936	280936	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	986844267	263967	263967	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	986844267	97250	97250	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	986844267	174434	174434	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	986844267	62971	62971	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	986844267	126579	126579	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	986844267	12669593	12669593	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	986844267	26001044	26001044	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	986844267	57304248	57304248	648
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	986844267	432	432	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	986844267	120	120	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	986844267	142	142	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	986844267	81	81	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	986844267	42	42	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	986844267	96	96	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	986844267	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	986844267	1260	1260	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	986844267	3258	3258	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	986844267	27020601	27020601	772

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	986844267	820529	820529	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	986844267	280936	280936	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	986844267	263967	263967	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	986844267	97250	97250	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	986844267	174434	174434	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	986844267	62971	62971	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	986844267	126579	126579	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	986844267	12669593	12669593	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	986844267	26001044	26001044	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	986844267	57304248	57304248	648
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	986844267	27020601	27020601	772