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Assertions Uncovered:

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tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	673098491	673010602	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	773	773	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	673098491	673010602	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	773	773	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	773	773	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	673098491	673003005	0	2319
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	673098491	673003005	0	2319
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	673098491	673003005	0	2319

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	684638809	810787	810787	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	684638809	112515	112515	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	684638809	84593	84593	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	684638809	98981	98981	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	684638809	68218	68218	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	684638809	72063	72063	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	684638809	70341	70341	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	684638809	11870147	11870147	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	684638809	20896457	20896457	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	684638809	42211474	42211474	597
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	684638809	419	419	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	684638809	83	83	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	684638809	114	114	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	684638809	54	54	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	684638809	32	32	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	684638809	73	73	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	684638809	41	41	3
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	684638809	1778	1778	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	684638809	4241	4241	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	684638809	77529	77529	800

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	684638809	810787	810787	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	684638809	112515	112515	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	684638809	84593	84593	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	684638809	98981	98981	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	684638809	68218	68218	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	684638809	72063	72063	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	684638809	70341	70341	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	684638809	11870147	11870147	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	684638809	20896457	20896457	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	684638809	42211474	42211474	597
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	684638809	419	419	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	684638809	83	83	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	684638809	114	114	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	684638809	54	54	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	684638809	32	32	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	684638809	73	73	3
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	684638809	41	41	3
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	684638809	1778	1778	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	684638809	4241	4241	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	684638809	77529	77529	800