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Assertions Uncovered:

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tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	686627242	686544798	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	769	769	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	686627242	686544798	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	769	769	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	769	769	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	686627242	686536846	0	2307
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	686627242	686536846	0	2307
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	686627242	686536846	0	2307

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	698573340	895109	895109	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	698573340	106509	106509	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	698573340	80114	80114	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	698573340	93952	93952	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	698573340	64856	64856	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	698573340	69090	69090	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	698573340	70724	70724	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	698573340	11255124	11255124	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	698573340	20075640	20075640	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	698573340	35017292	35017292	594
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	698573340	468	468	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	698573340	119	119	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	698573340	153	153	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	698573340	74	74	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	698573340	35	35	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	698573340	89	89	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	698573340	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	698573340	1206	1206	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	698573340	3506	3506	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	698573340	83228	83228	797

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	698573340	895109	895109	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	698573340	106509	106509	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	698573340	80114	80114	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	698573340	93952	93952	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	698573340	64856	64856	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	698573340	69090	69090	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	698573340	70724	70724	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	698573340	11255124	11255124	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	698573340	20075640	20075640	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	698573340	35017292	35017292	594
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	698573340	468	468	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	698573340	119	119	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	698573340	153	153	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	698573340	74	74	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	698573340	35	35	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	698573340	89	89	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	698573340	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	698573340	1206	1206	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	698573340	3506	3506	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	698573340	83228	83228	797