Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
95.11	98.46	90.55	100.00	87.50	95.77	98.36

Total modules in report: 50

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
tlul_lc_gate	73.80	88.24	94.44		57.14	79.17	50.00
sram_ctrl	91.54	100.00	87.13	100.00		100.00	70.59
prim_fifo_sync	92.22	100.00	68.87			100.00	100.00
prim_fifo_sync	100.00						100.00
prim_fifo_sync ( parameter Width=104,Pass=0,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	90.48	100.00	71.43			100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 )	84.38	100.00	68.75
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 + Width=2,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	100.00					100.00
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 )	84.38	100.00	68.75
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 )	93.06	100.00	79.17			100.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PtrW=1 )	78.12	100.00	56.25
tlul_rsp_intg_gen	94.44	88.89					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=0 )	100.00	100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
tlul_adapter_sram	95.53	98.70	86.55			96.88	100.00
prim_sync_reqack	95.83	100.00	83.33			100.00	100.00
tlul_sram_byte	96.84	99.31	93.07		100.00	91.80	100.00
prim_fifo_sync_cnt	96.89	97.33	93.33			100.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 )	86.00	92.00	80.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 + Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 )	100.00					100.00
prim_fifo_sync_cnt ( parameter Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 )	100.00	100.00	100.00
prim_fifo_sync_cnt ( parameter Depth=2,Secure=1,PtrW=1,DepthW=2,WrapPtrW=2 )	100.00	100.00	100.00			100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
prim_ram_1p_scr	99.53	98.11	100.00			100.00	100.00
prim_mubi8_sync	100.00	100.00					100.00
prim_lc_sync	100.00	100.00					100.00
prim_lc_sync	100.00						100.00
prim_lc_sync ( parameter NumCopies=1,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 )	100.00	100.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 )	100.00	100.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 )	100.00	100.00
tlul_data_integ_dec	100.00	100.00
prim_count	100.00			100.00
prim_count ( parameter Width=15,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 )	100.00			100.00
prim_count ( parameter Width=2,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 )	100.00			100.00
prim_sparse_fsm_flop	100.00	100.00					100.00
prim_generic_ram_1p	100.00	100.00				100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
prim_generic_and2	100.00	100.00
tlul_assert	100.00						100.00
prim_onehot_check	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=5,RESVAL=1,Mubi=0 + DW=1,SwAccess=2,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=9,Mubi=1 + DW=4,SwAccess=3,RESVAL=9,Mubi=1 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
sram_ctrl_regs_reg_top	100.00	100.00	100.00			100.00	100.00
prim_subreg_arb	100.00	100.00	100.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=2,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 )	100.00		100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 + DW=1,SwAccess=2,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=4,SwAccess=3,Mubi=1 )	100.00	100.00	100.00
sram_ctrl_regs_csr_assert_fpv	100.00						100.00
tlul_err_resp	100.00	100.00	100.00			100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_lfsr	100.00			100.00
prim_subst_perm	100.00	100.00
prim_subst_perm ( parameter DataWidth=15,NumRounds=2,Decrypt=0 )	100.00	100.00
prim_subst_perm ( parameter DataWidth=39,NumRounds=0,Decrypt=0 + DataWidth=39,NumRounds=0,Decrypt=1 )	100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_ram_1p_adv	100.00	100.00				100.00	100.00
prim_sync_reqack_data	100.00	100.00					100.00
prim_prince	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
tlul_data_integ_enc
prim_reg_we_check
prim_blanker
prim_buf
prim_generic_flop_2sync
prim_flop
prim_flop_2sync
tb
prim_and2
prim_sec_anchor_buf
prim_ram_1p