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tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	341780043	341646282	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	341780043	341646282	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	341780043	341646282	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	890	890	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	341780043	341634400	0	2670

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	343031583	748483	748483	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343031583	125769	125769	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343031583	125156	125156	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343031583	23959	23959	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343031583	78249	78249	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343031583	12794	12794	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343031583	49316	49316	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	343031583	11109624	11109624	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	343031583	26710069	26710069	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	343031583	16812405	16812405	686
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	343031583	206	206	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343031583	55	55	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343031583	69	69	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343031583	39	39	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343031583	18	18	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343031583	47	47	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343031583	24	24	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	343031583	930	930	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	343031583	2518	2518	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	343031583	1308408	1308408	812

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	343031583	748483	748483	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343031583	125769	125769	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343031583	125156	125156	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343031583	23959	23959	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343031583	78249	78249	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343031583	12794	12794	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343031583	49316	49316	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	343031583	11109624	11109624	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	343031583	26710069	26710069	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	343031583	16812405	16812405	686
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	343031583	206	206	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343031583	55	55	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343031583	69	69	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343031583	39	39	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343031583	18	18	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343031583	47	47	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343031583	24	24	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	343031583	930	930	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	343031583	2518	2518	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	343031583	1308408	1308408	812