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tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	327973105	327863489	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	327973105	327863489	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	327973105	327863489	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	890	890	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	327973105	327852771	0	2670

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	329314313	669466	669466	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329314313	116517	116517	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329314313	116021	116021	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329314313	22223	22223	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329314313	72952	72952	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329314313	11735	11735	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329314313	48412	48412	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	329314313	10859714	10859714	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	329314313	26723018	26723018	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	329314313	16897314	16897314	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	329314313	312	312	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329314313	76	76	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329314313	95	95	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329314313	51	51	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329314313	25	25	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329314313	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329314313	42	42	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	329314313	1168	1168	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	329314313	2675	2675	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	329314313	1182271	1182271	809

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	329314313	669466	669466	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329314313	116517	116517	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329314313	116021	116021	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329314313	22223	22223	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329314313	72952	72952	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329314313	11735	11735	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329314313	48412	48412	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	329314313	10859714	10859714	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	329314313	26723018	26723018	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	329314313	16897314	16897314	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	329314313	312	312	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329314313	76	76	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329314313	95	95	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329314313	51	51	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329314313	25	25	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329314313	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329314313	42	42	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	329314313	1168	1168	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	329314313	2675	2675	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	329314313	1182271	1182271	809