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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	266265053	127811402	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	266265053	28557721	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	266265053	266158668	0	0
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tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	266265053	266158668	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	266265053	28557721	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	816	816	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	266265053	266158668	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	266265053	266158668	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	816	816	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	266265053	266158668	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	816	816	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	816	816	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	266265053	266148575	0	2448

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	267600023	437033	437033	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	267600023	3439	3439	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	267600023	2853	2853	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	267600023	2621	2621	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	267600023	1905	1905	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	267600023	1932	1932	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	267600023	2150	2150	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	267600023	11272643	11272643	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	267600023	22763693	22763693	0
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Cover Sequences First Matches:

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