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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	313736047	313615793	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	313736047	313615793	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	898	898	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	313736047	313615793	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	898	898	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	898	898	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	313736047	313601849	0	2694

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	315087189	602844	602844	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	315087189	210435	210435	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	315087189	209996	209996	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	315087189	37892	37892	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	315087189	131459	131459	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	315087189	19749	19749	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	315087189	87522	87522	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	315087189	10702177	10702177	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	315087189	26333260	26333260	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	315087189	17111074	17111074	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	315087189	341	341	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	315087189	69	69	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	315087189	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	315087189	45	45	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	315087189	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	315087189	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	315087189	35	35	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	315087189	1339	1339	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	315087189	2815	2815	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	315087189	13729	13729	812

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	315087189	602844	602844	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	315087189	210435	210435	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	315087189	209996	209996	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	315087189	37892	37892	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	315087189	131459	131459	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	315087189	19749	19749	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	315087189	87522	87522	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	315087189	10702177	10702177	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	315087189	26333260	26333260	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	315087189	17111074	17111074	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	315087189	341	341	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	315087189	69	69	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	315087189	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	315087189	45	45	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	315087189	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	315087189	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	315087189	35	35	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	315087189	1339	1339	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	315087189	2815	2815	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	315087189	13729	13729	812