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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	310695506	310577855	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	310695506	310577855	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	886	886	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	310695506	310577855	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	886	886	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	886	886	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	310695506	310565029	0	2658

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	311912986	848005	848005	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	311912986	200735	200735	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	311912986	200204	200204	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	311912986	36712	36712	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	311912986	125160	125160	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	311912986	19251	19251	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	311912986	61044	61044	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	311912986	12119409	12119409	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	311912986	28440054	28440054	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	311912986	18169364	18169364	676
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	311912986	373	373	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	311912986	104	104	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	311912986	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	311912986	66	66	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	311912986	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	311912986	66	66	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	311912986	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	311912986	1310	1310	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	311912986	3360	3360	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	311912986	12087	12087	800

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	311912986	848005	848005	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	311912986	200735	200735	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	311912986	200204	200204	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	311912986	36712	36712	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	311912986	125160	125160	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	311912986	19251	19251	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	311912986	61044	61044	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	311912986	12119409	12119409	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	311912986	28440054	28440054	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	311912986	18169364	18169364	676
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	311912986	373	373	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	311912986	104	104	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	311912986	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	311912986	66	66	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	311912986	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	311912986	66	66	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	311912986	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	311912986	1310	1310	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	311912986	3360	3360	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	311912986	12087	12087	800