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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	318108161	317991090	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	318108161	317991090	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	901	901	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	318108161	317991090	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	901	901	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	901	901	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	318108161	317977175	0	2703

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	319562194	738900	738900	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	319562194	205944	205944	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	319562194	205443	205443	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	319562194	37319	37319	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	319562194	128513	128513	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	319562194	19607	19607	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	319562194	81550	81550	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	319562194	12359611	12359611	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	319562194	29402008	29402008	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	319562194	17911306	17911306	689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	319562194	315	315	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	319562194	81	81	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	319562194	95	95	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	319562194	51	51	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	319562194	18	18	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	319562194	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	319562194	40	40	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	319562194	1241	1241	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	319562194	2913	2913	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	319562194	14753	14753	810

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	319562194	738900	738900	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	319562194	205944	205944	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	319562194	205443	205443	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	319562194	37319	37319	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	319562194	128513	128513	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	319562194	19607	19607	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	319562194	81550	81550	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	319562194	12359611	12359611	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	319562194	29402008	29402008	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	319562194	17911306	17911306	689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	319562194	315	315	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	319562194	81	81	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	319562194	95	95	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	319562194	51	51	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	319562194	18	18	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	319562194	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	319562194	40	40	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	319562194	1241	1241	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	319562194	2913	2913	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	319562194	14753	14753	810