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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	300990860	300877028	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	300990860	300877028	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	885	885	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	300990860	300877028	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	885	885	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	885	885	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	300990860	300864442	0	2655

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	302182944	722570	722570	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	302182944	208419	208419	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	302182944	207777	207777	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	302182944	38202	38202	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	302182944	129676	129676	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	302182944	20163	20163	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	302182944	88945	88945	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	302182944	12163280	12163280	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	302182944	27539971	27539971	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	302182944	15704268	15704268	682
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	302182944	465	465	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	302182944	106	106	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	302182944	128	128	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	302182944	73	73	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	302182944	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	302182944	87	87	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	302182944	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	302182944	1999	1999	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	302182944	3918	3918	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	302182944	12717	12717	808

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	302182944	722570	722570	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	302182944	208419	208419	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	302182944	207777	207777	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	302182944	38202	38202	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	302182944	129676	129676	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	302182944	20163	20163	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	302182944	88945	88945	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	302182944	12163280	12163280	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	302182944	27539971	27539971	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	302182944	15704268	15704268	682
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	302182944	465	465	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	302182944	106	106	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	302182944	128	128	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	302182944	73	73	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	302182944	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	302182944	87	87	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	302182944	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	302182944	1999	1999	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	302182944	3918	3918	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	302182944	12717	12717	808