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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	311886335	311769228	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	311886335	311769228	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	311886335	311769228	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	890	890	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	311886335	311756580	0	2670

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	313192566	849342	849342	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313192566	201722	201722	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313192566	201118	201118	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313192566	37165	37165	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313192566	125704	125704	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313192566	19590	19590	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313192566	87772	87772	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	313192566	11719596	11719596	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	313192566	28959737	28959737	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	313192566	16769998	16769998	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	313192566	340	340	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313192566	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313192566	88	88	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313192566	52	52	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313192566	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313192566	49	49	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313192566	32	32	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	313192566	1076	1076	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	313192566	3258	3258	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	313192566	11215	11215	806

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	313192566	849342	849342	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313192566	201722	201722	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313192566	201118	201118	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313192566	37165	37165	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313192566	125704	125704	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313192566	19590	19590	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313192566	87772	87772	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	313192566	11719596	11719596	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	313192566	28959737	28959737	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	313192566	16769998	16769998	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	313192566	340	340	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	313192566	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	313192566	88	88	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	313192566	52	52	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	313192566	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	313192566	49	49	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	313192566	32	32	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	313192566	1076	1076	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	313192566	3258	3258	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	313192566	11215	11215	806