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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	299813855	299693423	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	299813855	299693423	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	299813855	299693423	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	890	890	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	890	890	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	299813855	299680475	0	2670

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	301193637	690477	690477	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	301193637	191714	191714	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	301193637	191189	191189	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	301193637	35259	35259	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	301193637	119853	119853	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	301193637	18554	18554	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	301193637	60964	60964	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	301193637	11669474	11669474	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	301193637	26388045	26388045	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	301193637	15293137	15293137	680
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	301193637	433	433	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	301193637	96	96	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	301193637	119	119	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	301193637	59	59	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	301193637	29	29	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	301193637	71	71	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	301193637	79	79	5
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	301193637	997	997	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	301193637	2780	2780	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	301193637	11947	11947	799

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	301193637	690477	690477	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	301193637	191714	191714	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	301193637	191189	191189	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	301193637	35259	35259	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	301193637	119853	119853	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	301193637	18554	18554	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	301193637	60964	60964	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	301193637	11669474	11669474	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	301193637	26388045	26388045	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	301193637	15293137	15293137	680
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	301193637	433	433	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	301193637	96	96	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	301193637	119	119	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	301193637	59	59	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	301193637	29	29	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	301193637	71	71	5
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	301193637	79	79	5
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	301193637	997	997	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	301193637	2780	2780	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	301193637	11947	11947	799