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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	368560984	368437810	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	368560984	368437810	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	898	898	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	368560984	368437810	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	898	898	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	898	898	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	368560984	368424176	0	2694

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	369736300	773721	773721	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	369736300	205806	205806	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	369736300	205290	205290	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	369736300	37291	37291	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	369736300	128403	128403	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	369736300	19348	19348	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	369736300	95614	95614	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	369736300	10728093	10728093	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	369736300	24129951	24129951	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	369736300	17170024	17170024	690
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	369736300	283	283	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	369736300	88	88	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	369736300	103	103	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	369736300	52	52	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	369736300	23	23	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	369736300	65	65	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	369736300	47	47	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	369736300	1504	1504	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	369736300	3878	3878	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	369736300	10684	10684	813

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	369736300	773721	773721	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	369736300	205806	205806	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	369736300	205290	205290	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	369736300	37291	37291	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	369736300	128403	128403	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	369736300	19348	19348	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	369736300	95614	95614	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	369736300	10728093	10728093	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	369736300	24129951	24129951	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	369736300	17170024	17170024	690
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	369736300	283	283	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	369736300	88	88	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	369736300	103	103	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	369736300	52	52	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	369736300	23	23	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	369736300	65	65	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	369736300	47	47	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	369736300	1504	1504	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	369736300	3878	3878	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	369736300	10684	10684	813