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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	289145462	289024183	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	289145462	289024183	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	289145462	289024183	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	891	891	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	891	891	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	289145462	289012311	0	2673

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	290517061	810615	810615	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	290517061	229681	229681	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	290517061	229196	229196	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	290517061	41501	41501	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	290517061	143315	143315	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	290517061	21513	21513	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	290517061	80539	80539	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	290517061	11616554	11616554	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	290517061	27352845	27352845	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	290517061	15298291	15298291	680
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	290517061	309	309	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	290517061	73	73	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	290517061	89	89	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	290517061	55	55	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	290517061	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	290517061	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	290517061	28	28	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	290517061	866	866	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	290517061	2359	2359	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	290517061	11713	11713	807

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	290517061	810615	810615	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	290517061	229681	229681	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	290517061	229196	229196	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	290517061	41501	41501	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	290517061	143315	143315	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	290517061	21513	21513	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	290517061	80539	80539	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	290517061	11616554	11616554	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	290517061	27352845	27352845	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	290517061	15298291	15298291	680
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	290517061	309	309	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	290517061	73	73	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	290517061	89	89	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	290517061	55	55	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	290517061	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	290517061	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	290517061	28	28	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	290517061	866	866	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	290517061	2359	2359	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	290517061	11713	11713	807