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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	302455342	302343727	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	302455342	302343727	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	894	894	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	302455342	302343727	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	894	894	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	894	894	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	302455342	302330480	0	2682

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	303722546	871411	871411	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	303722546	210232	210232	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	303722546	209794	209794	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	303722546	37967	37967	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	303722546	131189	131189	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	303722546	19373	19373	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	303722546	109677	109677	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	303722546	11098750	11098750	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	303722546	26715824	26715824	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	303722546	15773411	15773411	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	303722546	353	353	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	303722546	102	102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	303722546	112	112	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	303722546	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	303722546	36	36	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	303722546	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	303722546	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	303722546	1089	1089	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	303722546	3268	3268	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	303722546	12921	12921	808

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	303722546	871411	871411	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	303722546	210232	210232	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	303722546	209794	209794	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	303722546	37967	37967	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	303722546	131189	131189	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	303722546	19373	19373	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	303722546	109677	109677	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	303722546	11098750	11098750	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	303722546	26715824	26715824	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	303722546	15773411	15773411	687
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	303722546	353	353	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	303722546	102	102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	303722546	112	112	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	303722546	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	303722546	36	36	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	303722546	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	303722546	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	303722546	1089	1089	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	303722546	3268	3268	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	303722546	12921	12921	808