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Assertions by Category
ASSERTPROPERTIESSEQUENCES
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Category 0657020


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total657020
Severity 0657020


Summary for Assertions
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Uncovered30.46
Success65499.54
Failure00.00
Incomplete10.15
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A 0088788700
tb.dut.tlul_assert_device_regs.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A 0088788700
tb.dut.tlul_assert_device_regs.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A 0088788700
tb.dut.tlul_assert_device_regs.gen_device.aDataKnown_M 0020811806811662600
tb.dut.tlul_assert_device_regs.gen_device.addrSizeAlignedErr_A 00208117534932100
tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 002081180683829600
tb.dut.tlul_assert_device_regs.gen_device.dDataKnown_A 002081180681969500
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 002081175341060800
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 0020811806814915500
tb.dut.tlul_assert_device_regs.gen_device.legalDParam_A 0020811806822817700
tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M 0020811806814915500
tb.dut.tlul_assert_device_regs.gen_device.respMustHaveReq_A 0020811806822817700
tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 0020811806822817700
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 0020811806822817700
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A 00208117534537300
tb.dut.tlul_assert_device_regs.gen_device.sizeMatchesMaskErr_A 00208117534363400
tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A 0088788700
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A 0076176100
tb.dut.u_prim_lc_sync.OutputsKnown_A 0020680517220671919200
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0020680517220671111202283
tb.dut.u_prim_ram_1p_scr.DepthPow2Check_A 0076176100
tb.dut.u_prim_ram_1p_scr.DiffWidthMinimum_A 0076176100
tb.dut.u_prim_ram_1p_scr.DiffWidthWithParity_A 0076176100
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.CannotHaveEccAndParity_A 0076176100
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.DataBitsPerMaskCheck_A 0076176100
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002068051722189987900
tb.dut.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA 00206805172456800
tb.dut.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB 00206805172456700
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq 00320688766456800
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq 00206805172456700
tb.dut.u_reg_regs.en2addrHit 002081175346435700
tb.dut.u_reg_regs.reAfterRv 002081175346435600
tb.dut.u_reg_regs.rePulse 002081175341241600
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck 0088788700
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A 0088788700
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert 0088788700
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A 0088788700
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0088788700
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0088788700
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A 0088788700
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck 0088788700
tb.dut.u_reg_regs.wePulse 002081175345194000
tb.dut.u_tlul_adapter_sram.AddrOutKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.DataIntgOptions_A 0076176100
tb.dut.u_tlul_adapter_sram.ReqOutKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A 0076176100
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A 0076176100
tb.dut.u_tlul_adapter_sram.TlOutKnownIfFifoKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.TlOutValidKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.WdataOutKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.WeOutKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.WmaskOutKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0076176100
tb.dut.u_tlul_adapter_sram.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck 0076176100
tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 002068051724295336400
tb.dut.u_tlul_adapter_sram.rvalidHighWhenRspFifoFull 002068051724295336400
tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A 0076176100
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A 0020680517210285070800
tb.dut.u_tlul_adapter_sram.u_reqfifo.DepthKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_reqfifo.RvalidKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_reqfifo.WreadyKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0020680517210285070800
tb.dut.u_tlul_adapter_sram.u_rsp_gen.DataWidthCheck_A 0076176100
tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0076176100
tb.dut.u_tlul_adapter_sram.u_rspfifo.DataKnown_A 002067828685554396100
tb.dut.u_tlul_adapter_sram.u_rspfifo.DepthKnown_A 0020678286820669688800
tb.dut.u_tlul_adapter_sram.u_rspfifo.RvalidKnown_A 0020678286820669688800
tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 0020678286820669688800
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002067828685554396100
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0076176100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00206805172557057300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadCompleteStateChange_A 00206805172557057300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackAccessAlwaysGranted_A 002068051721064394600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackDataImmediatelyAvailable_A 002068051721218556600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 00206805172272987500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 002068051721875795200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_state_regs.AssertConnected_A 0076176100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_state_regs_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 002068051723855302700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002068051723855302700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 002068051728966334900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 002068051728966334900
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 002068051724295336400
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0020680517220671919200
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002068051724295336400
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0076176100
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0020680517220671919200
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0020680517220671919200
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0076176100
tb.dut.u_tlul_lc_gate.u_state_regs_A 0020680517220671919200
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0076176100
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0076176100

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0020680517220671111202283


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 002081180686865876865870
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 00208118068392039201
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 00208118068325032501
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 00208118068325132511
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 00208118068227022701
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 00208118068237223721
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 00208118068241024101
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0020811806811731256117312560
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0020811806819968960199689600
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 0020811806881383988138398598
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 002081180684004000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 002081180681081080
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 002081180681331330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0020811806868680
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0020811806833330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0020811806887870
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0020811806840400
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 002081180689389380
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00208118068359935990
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 002081180682735127351810

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 002081180686865876865870
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 00208118068392039201
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 00208118068325032501
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 00208118068325132511
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 00208118068227022701
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 00208118068237223721
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 00208118068241024101
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0020811806811731256117312560
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0020811806819968960199689600
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 0020811806881383988138398598
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 002081180684004000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 002081180681081080
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 002081180681331330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0020811806868680
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0020811806833330
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0020811806887870
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0020811806840400
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 002081180689389380
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00208118068359935990
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 002081180682735127351810

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%