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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
sram_ctrl_regs_csr_assert 100.00 100.00
tlul_assert_device_ram 100.00 100.00 100.00 100.00
tlul_assert_device_regs 100.00 100.00 100.00 100.00
u_lfsr 100.00 100.00
u_prim_alert_sender_parity 100.00 100.00
u_prim_count 96.00 96.00
u_prim_lc_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_ram_1p_scr 99.85 99.26 100.00 100.00 100.00 100.00
gen_addr_scr.u_prim_subst_perm 100.00 100.00
gen_diffuse_data[0].u_prim_subst_perm_dec 100.00 100.00
gen_diffuse_data[0].u_prim_subst_perm_enc 100.00 100.00
gen_par_scr[0].u_prim_prince 100.00 100.00
u_addr_collision_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_addr_match_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_intg_error 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_ram_1p_adv 100.00 100.00 100.00 100.00
u_mem 100.00 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00 100.00
u_req_d_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_write_d_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_read_en_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_rvalid_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_write_en_d_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_write_en_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_write_pending_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_sync_reqack_data 100.00 100.00 100.00 100.00 100.00
u_prim_sync_reqack 100.00 100.00 100.00 100.00 100.00
gen_nrz_hs_protocol.ack_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_nrz_hs_protocol.req_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg_regs 97.15 98.11 95.37 98.56 93.70 100.00
u_alert_test 100.00 100.00
u_chk 100.00 100.00 100.00 100.00
u_chk 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00 100.00
u_data_chk 100.00 100.00
u_ctrl0_qe 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ctrl_init 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ctrl_regwen 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_ctrl_renew_scr_key 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_exec 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_exec_regwen 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_prim_reg_we_check 87.50 100.00 75.00
u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_onehot_check 75.00 75.00
u_readback 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_readback_regwen 66.30 88.89 50.00 60.00
wr_en_data_arb 75.00 100.00 50.00
u_reg_if 99.69 100.00 98.75 100.00 100.00
u_err 100.00 100.00 100.00 100.00 100.00
u_rsp_intg_gen 100.00 100.00 100.00
u_rsp_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_scr_key_rotated 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_status_bus_integ_error 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_status_escalated 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_status_init_done 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_status_init_error 65.83 87.50 50.00 60.00
wr_en_data_arb 100.00 100.00
u_status_readback_error 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_status_scr_key_seed_valid 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_status_scr_key_valid 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_status_sram_alert 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_tlul_adapter_sram 97.09 98.88 92.31 97.66 100.00 93.71 100.00
gen_cmd_intg_check.u_cmd_intg_chk 100.00 100.00 100.00 100.00
u_chk 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00 100.00
u_data_chk 100.00 100.00
u_err 100.00 100.00 100.00 100.00 100.00
u_reqfifo 96.82 100.00 94.12 90.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 95.33 100.00 91.30 90.00 100.00
gen_secure_ptrs.u_rptr 90.00 90.00
gen_secure_ptrs.u_wptr 90.00 90.00
u_rsp_gen 100.00 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_rspfifo 97.05 100.00 95.24 90.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 95.33 100.00 91.30 90.00 100.00
gen_secure_ptrs.u_rptr 90.00 90.00
gen_secure_ptrs.u_wptr 90.00 90.00
u_sram_byte 97.19 98.79 94.94 100.00 92.23 100.00
gen_integ_handling.gen_readback_logic.u_rdback_check_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_integ_handling.gen_readback_logic.u_rdback_chk_ok_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_integ_handling.gen_readback_logic.u_rdback_data_exp 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_integ_handling.gen_readback_logic.u_rdback_data_exp_intg 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_integ_handling.gen_readback_logic.u_rdback_en_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_integ_handling.u_sync_fifo 90.73 95.00 86.67 81.25 100.00
gen_normal_fifo.u_fifo_cnt 81.58 92.00 80.00 72.73
gen_integ_handling.u_sync_fifo_a_size 100.00 100.00 100.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
gen_integ_handling.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
u_sramreqfifo 92.97 100.00 84.85 90.00 90.00 100.00
gen_normal_fifo.u_fifo_cnt 84.82 100.00 82.61 90.00 66.67
gen_secure_ptrs.u_rptr 90.00 90.00
gen_secure_ptrs.u_wptr 90.00 90.00
u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
u_tlul_lc_gate 96.79 100.00 100.00 100.00 96.43 87.50
gen_lc_gating_muxes[0].u_prim_blanker_d2h 100.00 100.00
u_blank_and 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_lc_gating_muxes[0].u_prim_blanker_h2d 100.00 100.00
u_blank_and 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_lc_gating_muxes[1].u_prim_blanker_d2h 100.00 100.00
u_blank_and 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_lc_gating_muxes[1].u_prim_blanker_h2d 100.00 100.00
u_blank_and 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_err_en_sync 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[1].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_state_regs 100.00 100.00 100.00 100.00
u_state_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_tlul_err_resp 100.00 100.00 100.00 100.00 100.00
u_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%