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Assertions Uncovered:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	305071828	143483866	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	305071828	35830197	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	305071828	35830197	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	889	889	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	889	889	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	305071828	304957415	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	889	889	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	889	889	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	305071828	304945021	0	2667

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	306260725	770293	770293	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	306260725	202986	202986	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	306260725	202301	202301	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	306260725	37572	37572	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	306260725	126779	126779	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	306260725	19682	19682	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	306260725	101150	101150	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	306260725	12500863	12500863	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	306260725	28389957	28389957	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	306260725	15465053	15465053	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	306260725	407	407	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	306260725	94	94	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	306260725	119	119	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	306260725	65	65	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	306260725	30	30	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	306260725	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	306260725	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	306260725	1362	1362	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	306260725	3392	3392	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	306260725	11993	11993	871

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	306260725	770293	770293	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	306260725	202986	202986	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	306260725	202301	202301	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	306260725	37572	37572	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	306260725	126779	126779	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	306260725	19682	19682	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	306260725	101150	101150	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	306260725	12500863	12500863	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	306260725	28389957	28389957	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	306260725	15465053	15465053	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	306260725	407	407	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	306260725	94	94	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	306260725	119	119	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	306260725	65	65	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	306260725	30	30	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	306260725	76	76	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	306260725	52	52	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	306260725	1362	1362	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	306260725	3392	3392	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	306260725	11993	11993	871