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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total658020
Severity 0658020


Summary for Assertions
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Uncovered60.91
Success65299.09
Failure00.00
Incomplete10.15
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 003485848222791700
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tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 0034858418210752700
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 0034858482277711500
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tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M 0034858482277711500
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tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 0034858482288256800
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 0034858482288256800
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A 003485841825360100
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tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A 001031103100
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tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0034734078534721564002694
tb.dut.u_prim_ram_1p_scr.DepthPow2Check_A 0089889800
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tb.dut.u_tlul_adapter_sram.DataIntgOptions_A 0089889800
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tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A 0089889800
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A 0089889800
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tb.dut.u_tlul_adapter_sram.TlOutValidKnown_A 0034734078534722875500
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0089889800
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tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 003473407853547664400
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tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A 0089889800
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A 0034734078515839645500
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tb.dut.u_tlul_adapter_sram.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0034734078515839645500
tb.dut.u_tlul_adapter_sram.u_rsp_gen.DataWidthCheck_A 0089889800
tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0089889800
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tb.dut.u_tlul_adapter_sram.u_rspfifo.DepthKnown_A 0034730658234720546100
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tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 0034730658234720546100
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003473065826813079700
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0089889800
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00347340785635324300
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackAccessAlwaysGranted_A 0034734078517852200
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 003473407853292600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 0034734078543570400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 003473407851684886600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 003473407851684886600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 0034734078516431399400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0034734078534722875500
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 0034734078516431399400
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 003473407853547664400
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0034734078534722875500
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tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0034734078534722875500
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003473407853547664400
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0089889800
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0034734078534722875500
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0034734078534722875500
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0089889800
tb.dut.u_tlul_lc_gate.u_state_regs_A 0034734078534722875500
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0089889800
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0089889800

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0034734078534721564002694


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003485848229673849673840
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003485848222276852276850
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003485848222270012270010
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0034858482242153421530
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003485848221421771421770
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0034858482221968219680
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0034858482297720977200
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0034858482211254484112544840
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0034858482225969755259697550
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003485848221670926016709260689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003485848225215210
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0034858482295952
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003485848221171172
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0034858482269692
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0034858482230302
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0034858482283832
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0034858482243432
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00348584822130013000
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00348584822292729270
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 003485848221195611956870

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003485848229673849673840
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003485848222276852276850
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003485848222270012270010
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0034858482242153421530
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003485848221421771421770
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0034858482221968219680
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0034858482297720977200
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0034858482211254484112544840
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0034858482225969755259697550
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003485848221670926016709260689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003485848225215210
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0034858482295952
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003485848221171172
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0034858482269692
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0034858482230302
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0034858482283832
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0034858482243432
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00348584822130013000
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 003485848221195611956870

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