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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	328463660	16076227	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A	0	0	328463660	149687873	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_AKnownEnable	0	0	328463660	328353183	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	328463660	328353183	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	328463660	328353183	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	328463660	328353183	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	328463660	149687873	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	328562022	34531974	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_AKnownEnable	0	0	328562022	328451294	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	328562022	34531974	0	0
tb.dut.u_tlul_lc_gate.SizeOutstandingTxn_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	949	949	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	949	949	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	328562022	328451294	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	949	949	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	949	949	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	328562022	328437156	0	2847

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	329943002	666182	666182	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329943002	202005	202005	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329943002	201131	201131	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329943002	38200	38200	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329943002	125976	125976	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329943002	20376	20376	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329943002	87823	87823	4
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	329943002	11596754	11596754	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	329943002	26500769	26500769	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	329943002	17230155	17230155	684
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	329943002	450	450	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329943002	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329943002	150	150	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329943002	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329943002	30	30	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329943002	99	99	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329943002	43	43	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	329943002	1015	1015	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	329943002	2843	2843	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	329943002	14934	14934	873

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	329943002	666182	666182	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329943002	202005	202005	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329943002	201131	201131	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329943002	38200	38200	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329943002	125976	125976	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329943002	20376	20376	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329943002	87823	87823	4
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	329943002	11596754	11596754	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	329943002	26500769	26500769	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	329943002	17230155	17230155	684
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	329943002	450	450	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329943002	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329943002	150	150	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329943002	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329943002	30	30	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329943002	99	99	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329943002	43	43	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	329943002	1015	1015	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	329943002	2843	2843	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	329943002	14934	14934	873