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Assertions Success:

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tb.dut.uart_csr_assert.timeout_ctrl_rd_A	0	0	512269	1673	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	512370	275	275	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	512370	44	44	0
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	512370	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	512370	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	512370	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	512370	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	512370	1200	1200	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	512370	1623	1623	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	512370	4805	4805	145

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	512370	275	275	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	512370	44	44	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	512370	51	51	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	512370	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	512370	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	512370	26	26	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	512370	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	512370	1200	1200	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	512370	1623	1623	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	512370	4805	4805	145