Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
94.95	98.12	92.27	97.44	87.50	94.63	99.75

Total modules in report: 55

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
usbdev_counter	59.28	81.58	36.67			59.60
usbdev_counter ( parameter NEndpoints=1,NEvents=4,Width=8,EpW=1 )	57.70	84.21	33.33			55.56
usbdev_counter ( parameter NEndpoints=12,NEvents=1,Width=8,EpW=4 )	84.21	84.21
usbdev_counter ( parameter NEndpoints=12,NEvents=3,Width=8,EpW=4 )	78.95	78.95
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 )	78.95	78.95
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 + NEndpoints=12,NEvents=3,Width=8,EpW=4 + NEndpoints=12,NEvents=1,Width=8,EpW=4 )	51.82		40.00			63.64
prim_reg_cdc_arb	75.24	56.67	79.07			65.22	100.00
prim_reg_cdc_arb	82.61					65.22	100.00
prim_reg_cdc_arb ( parameter DataWidth=11,ResetVal=0,DstWrReq=1 )	69.07	80.00	58.14
prim_reg_cdc_arb ( parameter DataWidth=2,ResetVal=0,DstWrReq=0 )	66.67	33.33	100.00
prim_generic_clock_mux2	79.63	100.00	88.89				50.00
prim_sync_reqack	87.50	100.00	50.00			100.00	100.00
prim_intr_hw	90.35	95.00	76.39			90.00	100.00
prim_intr_hw	100.00						100.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" )	91.67	100.00	75.00			100.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" )	82.59	90.00	77.78			80.00
prim_fifo_sync	92.35	100.00	69.42			100.00	100.00
prim_fifo_sync	100.00						100.00
prim_fifo_sync ( parameter Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 )	100.00	100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	100.00	100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 )	100.00	100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	68.75		68.75
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	100.00					100.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	91.67	100.00	75.00			100.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )	81.25	100.00	62.50
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=0,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=5,Pass=0,Depth=8,OutputZeroIfEmpty=0,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 )	90.48	100.00	71.43			100.00
tlul_adapter_sram	92.43	98.59	78.81			92.31	100.00
usbdev_linkstate	93.25	97.12	92.75		88.89	87.50	100.00
usb_fs_nb_in_pe	93.52	97.50	94.78		83.33	92.00	100.00
prim_subreg_arb	94.44	83.33	100.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	50.00	50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=7,SwAccess=0,Mubi=0 )	100.00		100.00
usb_fs_nb_out_pe	95.10	99.21	92.54		87.50	96.23	100.00
prim_generic_ram_1p	95.24	85.71				100.00	100.00
tlul_rsp_intg_gen	95.83	91.67					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	83.33	83.33
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
usbdev	95.88	97.53	87.31	94.55		100.00	100.00
prim_reg_cdc	96.43	100.00	85.71			100.00	100.00
usb_fs_tx	96.67	100.00	98.15		88.24	96.97	100.00
prim_fifo_sync_cnt	96.89	97.33	93.33			100.00
prim_fifo_sync_cnt	100.00					100.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 )	86.00	92.00	80.00
prim_fifo_sync_cnt ( parameter Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 )	100.00	100.00	100.00
prim_fifo_sync_cnt ( parameter Depth=8,Secure=0,PtrW=3,DepthW=4,WrapPtrW=4 )	100.00	100.00	100.00
tlul_socket_1n	97.67	98.21	97.73			94.74	100.00
usbdev_usbif	98.84	100.00	97.59			97.78	100.00
tlul_adapter_reg	98.98	100.00	95.92			100.00	100.00
usb_fs_rx	99.35	100.00	98.06			100.00
usbdev_reg_top	99.47	99.76	98.11			100.00	100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
usb_fs_tx_mux	100.00	100.00	100.00			100.00
tlul_fifo_sync	100.00		100.00			100.00
prim_edge_detector	100.00	100.00				100.00
tlul_assert	100.00						100.00
prim_onehot_check	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=5,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=7,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_filter	100.00	100.00	100.00			100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_pulse_sync	100.00	100.00	100.00			100.00	100.00
prim_subreg_ext	100.00	100.00
usb_fs_nb_pe	100.00	100.00	100.00				100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_sram_byte	100.00	100.00					100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_ram_1p_adv	100.00	100.00				100.00	100.00
usbdev_iomux	100.00	100.00				100.00
prim_generic_flop	100.00	100.00				100.00
usbdev_csr_assert_fpv	100.00						100.00
tlul_data_integ_enc
prim_reg_we_check
prim_clock_mux2
prim_buf
prim_generic_flop_2sync
prim_flop
prim_flop_2sync
tb
prim_ram_1p