Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts

Module : aes
SCORELINECONDTOGGLEFSMBRANCHASSERT
100.00 100.00

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_ip_aes_1.0/rtl/aes.sv

Module self-instances :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb.dut.top_earlgrey.u_aes 100.00 100.00



Module Instance : tb.dut.top_earlgrey.u_aes

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
100.00 100.00


Instance's subtree :
SCORELINECONDTOGGLEFSMBRANCHASSERT
100.00 100.00


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
94.25 89.21 93.54 100.00 top_earlgrey


Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
no children


Since this is the module's only instance, the coverage report is the same as for the module.
Toggle Coverage for Module : aes
TotalCoveredPercent
Totals 46 46 100.00
Total Bits 1420 1420 100.00
Total Bits 0->1 710 710 100.00
Total Bits 1->0 710 710 100.00

Ports 46 46 100.00
Port Bits 1420 1420 100.00
Port Bits 0->1 710 710 100.00
Port Bits 1->0 710 710 100.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T34,T4,T5 Yes T1,T2,T3 INPUT
rst_shadowed_ni Yes Yes T34,T4,T5 Yes T1,T2,T3 INPUT
idle_o[3:0] Yes Yes T1,T2,T3 Yes T34,T5,T6 OUTPUT
lc_escalate_en_i[3:0] Yes Yes T60,T61,T62 Yes T4,T60,T61 INPUT
clk_edn_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_edn_ni Yes Yes T34,T4,T5 Yes T1,T2,T3 INPUT
edn_o.edn_req Yes Yes T1,T2,T3 Yes T1,T2,T3 OUTPUT
edn_i.edn_bus[31:0] Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
edn_i.edn_fips Yes Yes T154,T95,T228 Yes T212,T154,T95 INPUT
edn_i.edn_ack Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
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keymgr_key_i.key[0][39] Yes Yes T34,T108,T200 Yes T34,T108,T200 INPUT
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keymgr_key_i.key[0][144] Yes Yes T34,T108,T200 Yes T34,T108,T200 INPUT
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keymgr_key_i.key[0][149] Yes Yes T34,T108,T200 Yes T34,T108,T200 INPUT
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keymgr_key_i.key[0][155] Yes Yes T34,T108,T200 Yes T34,T108,T200 INPUT
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*Tests covering at least one bit in the range
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