Unified Coverage Report :: Module :: prim_subreg_ext

Module : prim_subreg_ext

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tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_12_slew_rate_12	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_12_drive_strength_12	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_invert_13	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_virtual_od_en_13	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_pull_en_13	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_pull_select_13	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_keeper_en_13	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_schmitt_en_13	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_od_en_13	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_input_disable_13	100.00	100.00
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tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_13_drive_strength_13	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_invert_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_virtual_od_en_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_pull_en_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_pull_select_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_keeper_en_14	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_schmitt_en_14	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_od_en_14	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_input_disable_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_slew_rate_14	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_14_drive_strength_14	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_invert_15	100.00	100.00
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tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_pull_en_15	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_pull_select_15	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_keeper_en_15	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_schmitt_en_15	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_od_en_15	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_input_disable_15	100.00	100.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_slew_rate_15	60.00	60.00
tb.dut.top_earlgrey.u_pinmux_aon.u_reg.u_dio_pad_attr_15_drive_strength_15	100.00	100.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_intr_test_io_status_change	100.00	100.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_intr_test_init_status_change	100.00	100.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_alert_test_recov_alert	100.00	100.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_alert_test_fatal_alert	100.00	100.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_0_pull_en_0	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_0_pull_select_0	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_0_input_disable_0	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_1_pull_en_1	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_1_pull_select_1	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_1_input_disable_1	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_2_pull_en_2	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_2_pull_select_2	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_2_input_disable_2	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_3_pull_en_3	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_3_pull_select_3	80.00	80.00
tb.dut.top_earlgrey.u_sensor_ctrl_aon.u_reg.u_manual_pad_attr_3_input_disable_3	80.00	80.00
tb.dut.top_earlgrey.u_rv_plic.u_reg.u_cc0	100.00	100.00
tb.dut.top_earlgrey.u_rv_plic.u_reg.u_alert_test	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_alert_test_fatal_sw_err	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_alert_test_recov_sw_err	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_alert_test_fatal_hw_err	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_alert_test_recov_hw_err	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_rnd_data	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_rnd_status_rnd_data_valid	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_rnd_status_rnd_data_fips	100.00	100.00
tb.dut.top_earlgrey.u_rv_core_ibex.u_reg_cfg.u_fpga_info	33.33	33.33

Line Coverage for Module : prim_subreg_ext

	Line No.	Total	Covered	Percent
TOTAL		5	5	100.00
CONT_ASSIGN	26	1	1	100.00
CONT_ASSIGN	27	1	1	100.00
CONT_ASSIGN	28	1	1	100.00
CONT_ASSIGN	29	1	1	100.00
CONT_ASSIGN	30	1	1	100.00

25                        // between qs and ds
26         1/1            assign ds = d;
           Tests:       T11 T15 T12 
27         1/1            assign qs = d;
           Tests:       T11 T15 T12 
28         1/1            assign q = wd;
           Tests:       T1 T2 T3 
29         1/1            assign qe = we;
           Tests:       T11 T15 T12 
30         1/1            assign qre = re;
           Tests:       T11 T15 T12