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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total432010
Category 0432010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total432010
Severity 0432010


Summary for Assertions
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Without Attempts00.00
Excluded20.46


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
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All Matches440.00
First Matches440.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_kmac_if.AdvRemBytes_A 0089689600
tb.dut.u_kmac_if.GenRemBytes_A 0089689600
tb.dut.u_kmac_if.IdRemBytes_A 0089689600
tb.dut.u_kmac_if.LastStrb_A 00263277411891136500
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A 0089689600
tb.dut.u_kmac_if.u_state_regs_A 00271313562695294300
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A 0089689600
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A 00271313562695294300
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A 00271313562694487902688
tb.dut.u_reg.en2addrHit 0028622262483011600
tb.dut.u_reg.reAfterRv 0028622262483008200
tb.dut.u_reg.rePulse 0028622262446961300
tb.dut.u_reg.u_chk.PayLoadWidthCheck 001071107100
tb.dut.u_reg.u_control_shadowed_cdi_sel.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_control_shadowed_cdi_sel.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_max_creator_key_ver_shadowed.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_max_creator_key_ver_shadowed.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_max_owner_key_ver_shadowed.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_max_owner_key_ver_shadowed.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_reg_if.AllowedLatency_A 001071107100
tb.dut.u_reg.u_reg_if.MatchedWidthAssert 001071107100
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A 001071107100
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 001071107100
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 001071107100
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A 001071107100
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A 00286222622837082000
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 001071107100
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 001071107100
tb.dut.u_reg.wePulse 002862226236046900
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A 00271313561915911800
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A 00271313568598500
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA 002713135617208900
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB 002713135617207300
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq 004128781417217100
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq 00271313568598500
tb.dut.u_sideload_ctrl.KmacKeySource_a 00265410791166000
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A 0089689600
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A 00271313562695294300
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A 00271313562695294300
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A 0089689600
tb.dut.u_sideload_ctrl.u_state_regs_A 00271313562695294300

Assertions Incomplete:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
tb.dut.u_ctrl.SecCmCFILinear_A 0027131356004835
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A 00271313562694487902688

Assertions Excluded:
ASSERTIONS   CATEGORY   SEVERITY   EXCLUSION   EXCLUDE ANNOTATION   SRC   
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A 00Excluded[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A 00Excluded[UNR] rready_i is tied to 1 from prim_edn_req module.


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0028622930000
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0028622930000
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0028622930000
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0028622930000
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0028622930000
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0028622930000

Cover Sequences All Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002862293010790107900
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0028622930456845680
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00286229301344651344650
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 0028622930241547124154711004

Cover Sequences First Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002862293010790107900
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0028622930456845680
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00286229301344651344650
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 0028622930241547124154711004