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Assertions by Category
ASSERTPROPERTIESSEQUENCES
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total396010
Severity 0396010


Summary for Assertions
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Uncovered20.51
Success39499.49
Failure00.00
Incomplete51.26
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_reg.u_wkup_ctrl_cdc.DstReqKnown_A 003373703328345600
tb.dut.u_reg.u_wkup_ctrl_cdc.SrcAckBusyChk_A 00764035988625300
tb.dut.u_reg.u_wkup_ctrl_cdc.SrcBusyKnown_A 0076403598876329920000
tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00764035988625300
tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003373703625300
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.DstPulseCheck_A 003373703608100
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.SrcPulseCheck_M 00764035988630700
tb.dut.u_reg.u_wkup_thold_hi_cdc.BusySrcReqChk_A 00764035988294401200
tb.dut.u_reg.u_wkup_thold_hi_cdc.DstReqKnown_A 003373703328345600
tb.dut.u_reg.u_wkup_thold_hi_cdc.SrcAckBusyChk_A 00764035988327400
tb.dut.u_reg.u_wkup_thold_hi_cdc.SrcBusyKnown_A 0076403598876329920000
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00764035988327400
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003373703327400
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.DstPulseCheck_A 003373703310600
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.SrcPulseCheck_M 00764035988330300
tb.dut.u_reg.u_wkup_thold_lo_cdc.BusySrcReqChk_A 00764035988292829800
tb.dut.u_reg.u_wkup_thold_lo_cdc.DstReqKnown_A 003373703328345600
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcAckBusyChk_A 00764035988324700
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcBusyKnown_A 0076403598876329920000
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 00764035988324700
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 003373703324700
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.DstPulseCheck_A 003373703308300
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.SrcPulseCheck_M 00764035988327700
tb.dut.u_reg.wePulse 0076403598829840300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_lc_sync_escalate_en.gen_flops.OutputDelay_A 00332224432642800721
tb.dut.u_reg.u_wdog_count_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 0033737035840421
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00337370311750420
tb.dut.u_reg.u_wkup_count_hi_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00337370300420
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 00337370325550420


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 007640362662134122134120
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 007640362664904904
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 00764036266112311234
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 007640362666836834
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00764036266105010504
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 007640362665645644
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 007640362663913914
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00764036266208720870
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00764036266279827980
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 007640362661620316203299

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 007640362662134122134120
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 007640362664904904
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 00764036266112311234
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 007640362666836834
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00764036266105010504
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 007640362665645644
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 007640362663913914
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00764036266208720870
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00764036266279827980
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 007640362661620316203299

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