Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 94.62 98.73 93.82 90.97 89.47 98.16 96.56
dut 94.62 98.73 93.82 90.97 89.47 98.16 96.56
edn_csr_assert 100.00 100.00
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
gen_alert_tx[1].u_prim_alert_sender 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_edn_core 82.93 99.92 92.02 17.82 89.47 99.52 98.85
subtree...
u_edn_cov_if 25.00 50.00 0.00
u_reg 98.07 96.30 98.49 100.00 95.54 100.00
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u_intr_test_edn_fatal_err 100.00 100.00
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%