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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total428010
Category 0428010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total428010
Severity 0428010


Summary for Assertions
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Uncovered153.50
Success41396.50
Failure00.00
Incomplete92.10
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0080680600
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A 0019814186319798962600
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418632085450806
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0019814186320854500
tb.dut.u_edn_core.u_edn_main_sm.ErrorStStable_A 0019814186312896200
tb.dut.u_edn_core.u_edn_main_sm.FpvSecCmErrorStEscalate_A 0019814186312980800
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs.AssertConnected_A 0080680600
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs_A 0019811322819796099100
tb.dut.u_edn_core.u_intr_hw_edn_cmd_req_done.IntrTKind_A 0080680600
tb.dut.u_edn_core.u_intr_hw_edn_fatal_err.IntrTKind_A 0080680600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckHotOne_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckNGreaterZero_A 0080680600
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GntImpliesValid_A 001981418631421100
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GrantKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IdxKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IndexIsCorrect_A 001981418631421100
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.LockArbDecision_A 0019814186361907600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.NoReadyValidNoGrant_A 0019814186319727839800
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReadyAndValidImplyGrant_A 001981418631421100
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqAndReadyImplyGrant_A 001981418631421100
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqImpliesValid_A 0019814186363408400
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqStaysHighUntilGranted0_M 0019814186361907600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ValidKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DataKnown_A 0019797228729498700
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DepthKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.RvalidKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.WreadyKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.gen_normal_fifo.depthShallNotExceedParamDepth 0019814186333247100
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DataKnown_A 0019797228728554000
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DepthKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.RvalidKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.WreadyKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth 0019814186332261400
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.NumCopiesMustBeGreaterZero_A 0080680600
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.OutputsKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.gen_no_flops.OutputDelay_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.NumCopiesMustBeGreaterZero_A 0080680600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.OutputsKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.gen_no_flops.OutputDelay_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.NumCopiesMustBeGreaterZero_A 0080680600
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.OutputsKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.gen_no_flops.OutputDelay_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.NumCopiesMustBeGreaterZero_A 0080680600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.OutputsKnown_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.gen_no_flops.OutputDelay_A 0019814186319798962600
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 00198141863770690806
tb.dut.u_edn_core.u_prim_packer_fifo_cs.ValidOPairedWithReadyI_A 001981418637706900
tb.dut.u_reg.en2addrHit 0019864481766509200
tb.dut.u_reg.reAfterRv 0019864481766509200
tb.dut.u_reg.rePulse 0019864481725878900
tb.dut.u_reg.u_chk.PayLoadWidthCheck 0097197100
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tb.dut.u_reg.u_reg_if.MatchedWidthAssert 0097197100
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tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0097197100
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 0097197100
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 0097197100
tb.dut.u_reg.wePulse 0019864481740630300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418631808265470806
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418633023000806
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418632448440806
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418632526980806
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418632355900806
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418631909670806
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001981418632085450806
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 0019814186300806
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 00198141863770690806


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0019864543379790
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0019864543353530
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0019864543315150
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0019864543340400
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0019864543341410
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00198645433181518150
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00198645433269626960
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 001986454336149761497904

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 001986454333573570
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0019864543379790
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0019864543383830
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0019864543353530
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0019864543315150
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0019864543340400
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0019864543341410
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00198645433181518150
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00198645433269626960
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 001986454336149761497904

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