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gen_buffs[4].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[4].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[4].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
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gen_input_bufs[0].gen_data_bufs[1].u_dat_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_input_bufs[0].gen_rr_arbiter.u_arb 99.42 100.00 97.67 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00
gen_input_bufs[1].gen_data_bufs[1].u_dat_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_input_bufs[1].gen_rr_arbiter.u_arb 98.44 100.00 100.00 100.00 93.75
gen_input_bufs[1].u_req_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_arbiter_tree_op 95.40 100.00 87.85 100.00 93.75
gen_input_bufs[0].gen_data_bufs[0].u_dat_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_input_bufs[0].gen_data_bufs[1].u_dat_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_input_bufs[0].gen_rr_arbiter.u_arb 95.50 100.00 88.24 100.00 93.75
gen_input_bufs[0].u_req_buf 100.00 100.00
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%