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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	566438897	1480	0	0
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tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	566438897	42996900	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	566438897	94314864	0	0
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tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	566438897	94314864	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	566438897	1560	0	0
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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	566438897	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	566438897	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	566438897	1535185	1535185	0
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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	566438897	1535185	1535185	0
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tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	566438897	1423327	1423327	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	566438897	11063588	11063588	1652