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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1532	1532	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1532	1532	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	504238077	10192376	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	504237123	4961	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	504238077	74172481	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	504238077	80199506	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	504237123	5437	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	504238077	79316643	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	504238077	89906616	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	504238077	79316643	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	504238077	89906616	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	504238077	89906616	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	504238077	89906616	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	504237123	3284	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	504237123	2657	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1532	1532	0	0
tb.dut.u_reg.en2addrHit	0	0	504237123	57641919	0	0
tb.dut.u_reg.reAfterRv	0	0	504237123	57641713	0	0
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tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1532	1532	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1532	1532	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1532	1532	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1532	1532	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1532	1532	0	0
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tb.dut.u_reg.wePulse	0	0	504237123	5786515	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	504238077	1005049	1005049	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	504238077	161	161	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	504238077	169	169	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	504238077	117	117	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	504238077	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	504238077	92	92	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	504238077	39	39	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	504238077	3443	3443	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	504238077	16188157	16188157	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	504238077	20263500	20263500	1512

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	504238077	1005049	1005049	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	504238077	161	161	0
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	504238077	117	117	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	504238077	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	504238077	92	92	0
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