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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1376	1376	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1376	1376	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	432220061	10850147	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	432219194	6109	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	432220061	71064225	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	432220061	70245891	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	432219194	6866	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	432220061	76538574	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	432220061	80136666	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	432220061	76538574	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	432220061	80136666	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	432220061	80136666	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	432220061	80136666	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	432219194	3587	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	432219194	2587	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1376	1376	0	0
tb.dut.u_reg.en2addrHit	0	0	432219194	55713561	0	0
tb.dut.u_reg.reAfterRv	0	0	432219194	55713376	0	0
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tb.dut.u_reg.wePulse	0	0	432219194	6343572	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	432220061	808559	808559	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	432220061	116	116	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	432220061	126	126	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	432220061	92	92	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	432220061	20	20	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	432220061	63	63	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	432220061	89	89	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	432220061	2348	2348	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	432220061	15700117	15700117	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	432220061	15862432	15862432	1356

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	432220061	808559	808559	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	432220061	116	116	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	432220061	126	126	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	432220061	92	92	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	432220061	20	20	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	432220061	63	63	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	432220061	89	89	0
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