Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
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dut 93.69 97.15 90.87 97.67 83.58 94.42 98.45
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
i2c_core 90.46 96.09 86.05 83.58 91.85 94.74
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u_oup_buf 97.16 100.00 88.64 100.00 100.00
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u_reg 98.61 98.57 96.92 100.00 97.55 100.00
subtree...
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%