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Assertions Uncovered:

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Assertions Success:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	646573	690	690	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	646573	54	54	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	646573	63	63	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	646573	46	46	0
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tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	646573	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	646573	20	20	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	646573	3776	3776	0
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tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	646573	7847	7847	145