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tb.dut.prim_tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	174	174	0	0
tb.dut.prim_tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	174	174	0	0
tb.dut.prim_tlul_assert_device.gen_device.aDataKnown_M	0	0	2923019	45537	0	0
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tb.dut.prim_tlul_assert_device.gen_device.respMustHaveReq_A	0	0	2923019	108577	0	0
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tb.dut.prim_tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	2923019	108577	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	2922894	2295	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	2922894	2028	0	0
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tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	2922894	85968	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	2922894	114777	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	2922894	2867827	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.maxN	0	0	174	174	0	0
tb.dut.u_reg_core.wePulse	0	0	2922894	20728	0	0

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2923019	526	526	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2923019	50	50	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2923019	51	51	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2923019	18	18	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2923019	17	17	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2923019	14	14	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2923019	7	7	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2923019	2502	2502	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2923019	4051	4051	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2923019	4739	4739	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2923019	372	372	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2923019	26	26	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2923019	31	31	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2923019	24	24	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2923019	4	4	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2923019	21	21	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2923019	3	3	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2923019	1040	1040	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2923019	1867	1867	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2923019	2601	2601	55

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2923019	526	526	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2923019	50	50	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2923019	51	51	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2923019	18	18	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2923019	17	17	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2923019	14	14	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2923019	7	7	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2923019	2502	2502	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2923019	4051	4051	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2923019	4739	4739	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2923019	372	372	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2923019	26	26	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2923019	31	31	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2923019	24	24	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2923019	4	4	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2923019	21	21	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2923019	3	3	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2923019	1040	1040	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2923019	1867	1867	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2923019	2601	2601	55