| | | | | | | |
|
prim_lfsr |
71.08 |
|
|
71.08 |
|
|
|
|
prim_packer_fifo |
73.33 |
100.00 |
93.33 |
|
|
100.00 |
0.00 |
|
prim_arbiter_fixed |
74.36 |
65.65 |
89.08 |
|
|
88.89 |
53.85 |
|
tlul_lc_gate |
82.86 |
98.04 |
88.89 |
|
85.71 |
91.67 |
50.00 |
|
otp_ctrl_part_buf |
86.20 |
83.83 |
82.88 |
|
89.36 |
77.72 |
97.22 |
|
otp_ctrl_part_buf |
93.29 |
|
|
|
89.36 |
|
97.22 |
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=1,DigestOffset=1736,StateWidth=12 ) |
80.00 |
78.75 |
81.25 |
|
|
|
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=3,DigestOffset=1776,StateWidth=12 ) |
89.21 |
91.88 |
86.54 |
|
|
|
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=3,DigestOffset=1776,StateWidth=12 + Info=-1,CntWidth=4,DigestOffset=1864,StateWidth=12 + Info=-1,CntWidth=4,DigestOffset=1952,StateWidth=12 ) |
84.93 |
|
|
|
|
84.93 |
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=4,DigestOffset=1720,StateWidth=12 ) |
80.42 |
77.50 |
83.33 |
|
|
|
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=4,DigestOffset=1720,StateWidth=12 + Info=-1,CntWidth=1,DigestOffset=1736,StateWidth=12 ) |
78.57 |
|
|
|
|
78.57 |
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=4,DigestOffset=1864,StateWidth=12 ) |
89.21 |
91.88 |
86.54 |
|
|
|
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=4,DigestOffset=1952,StateWidth=12 ) |
87.93 |
91.25 |
84.62 |
|
|
|
|
|
otp_ctrl_part_buf ( parameter Info=-1,CntWidth=4,DigestOffset=2040,StateWidth=12 ) |
72.13 |
71.76 |
75.00 |
|
|
69.64 |
|
|
prim_subreg_arb |
89.36 |
75.00 |
93.07 |
|
|
100.00 |
|
|
prim_subreg_arb |
100.00 |
|
|
|
|
100.00 |
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=11,SwAccess=0,Mubi=0 + DW=32,SwAccess=0,Mubi=0 + DW=10,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=16,SwAccess=0,Mubi=0 + DW=6,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=3,SwAccess=1,Mubi=0 + DW=6,SwAccess=1,Mubi=0 ) |
0.00 |
0.00 |
|
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 + DW=3,SwAccess=3,Mubi=0 + DW=10,SwAccess=3,Mubi=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 ) |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=10,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=11,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=16,SwAccess=0,Mubi=0 ) |
85.71 |
|
85.71 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 ) |
85.71 |
|
85.71 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=3,SwAccess=3,Mubi=0 + DW=10,SwAccess=3,Mubi=0 ) |
66.67 |
|
66.67 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=6,SwAccess=0,Mubi=0 ) |
85.71 |
|
85.71 |
|
|
|
|
|
prim_subreg_arb ( parameter DW=7,SwAccess=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
otp_ctrl_dai |
90.74 |
94.33 |
90.59 |
|
81.67 |
87.10 |
100.00 |
|
otp_ctrl_part_unbuf |
90.82 |
98.49 |
96.36 |
|
64.71 |
94.57 |
100.00 |
|
otp_ctrl_part_unbuf |
82.35 |
|
|
|
64.71 |
|
100.00 |
|
otp_ctrl_part_unbuf ( parameter Info=-1,DigestOffset=1608,StateWidth=10 ) |
98.53 |
100.00 |
97.06 |
|
|
|
|
|
otp_ctrl_part_unbuf ( parameter Info=-1,DigestOffset=1648,StateWidth=10 ) |
98.53 |
100.00 |
97.06 |
|
|
|
|
|
otp_ctrl_part_unbuf ( parameter Info=134594644,DigestOffset=424,StateWidth=10 ) |
98.53 |
100.00 |
97.06 |
|
|
|
|
|
otp_ctrl_part_unbuf ( parameter Info=134594644,DigestOffset=424,StateWidth=10 + Info=906698836,DigestOffset=1136,StateWidth=10 + Info=-1,DigestOffset=1608,StateWidth=10 + Info=-1,DigestOffset=1648,StateWidth=10 ) |
100.00 |
|
|
|
|
100.00 |
|
|
otp_ctrl_part_unbuf ( parameter Info=65616,DigestOffset=56,StateWidth=10 ) |
91.72 |
92.47 |
93.55 |
|
|
89.13 |
|
|
otp_ctrl_part_unbuf ( parameter Info=906698836,DigestOffset=1136,StateWidth=10 ) |
98.53 |
100.00 |
97.06 |
|
|
|
|
|
otp_ctrl |
91.49 |
92.95 |
86.96 |
87.26 |
|
93.10 |
97.18 |
|
prim_fifo_sync |
92.97 |
100.00 |
71.88 |
|
|
100.00 |
100.00 |
|
prim_fifo_sync |
100.00 |
|
|
|
|
|
100.00 |
|
prim_fifo_sync ( parameter Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) |
84.38 |
100.00 |
68.75 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync ( parameter Width=4,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
87.50 |
100.00 |
75.00 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) |
87.50 |
100.00 |
75.00 |
|
|
|
|
|
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=4,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PtrW=1 ) |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) |
84.38 |
100.00 |
68.75 |
|
|
|
|
|
otp_ctrl_kdi |
93.11 |
98.65 |
94.44 |
|
83.33 |
89.13 |
100.00 |
|
prim_fifo_sync_cnt |
93.67 |
96.00 |
85.00 |
|
|
100.00 |
|
|
prim_fifo_sync_cnt |
100.00 |
|
|
|
|
100.00 |
|
|
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 ) |
86.00 |
92.00 |
80.00 |
|
|
|
|
|
prim_fifo_sync_cnt ( parameter Depth=2,Secure=0,PtrW=1,DepthW=2,WrapPtrW=2 ) |
95.00 |
100.00 |
90.00 |
|
|
|
|
|
tlul_adapter_sram |
94.22 |
98.63 |
85.95 |
|
|
92.31 |
100.00 |
|
prim_arbiter_tree |
94.31 |
97.11 |
86.39 |
|
|
100.00 |
93.75 |
|
prim_arbiter_tree |
93.75 |
|
|
|
|
|
93.75 |
|
prim_arbiter_tree ( parameter N=14,DW=72,EnDataPort=1,IdxW=4,gen_normal_case.gen_tree[0].gen_level[0].Pa=0,gen_normal_case.gen_tree[0].gen_level[0].C0=1,gen_normal_case.gen_tree[0].gen_level[0].C1=2,gen_normal_case.gen_tree[1].gen_level[0].Pa=1,gen_normal_case.gen_tree[1].gen_level[0].C0=3,gen_normal_case.gen_tree[1].gen_level[0].C1=4,gen_normal_case.gen_tree[1].gen_level[1].Pa=2,gen_normal_case.gen_tree[1].gen_level[1].C0=5,gen_normal_case.gen_tree[1].gen_level[1].C1=6,gen_normal_case.gen_tree[2].gen_level[0].Pa=3,gen_normal_case.gen_tree[2].gen_level[0].C0=7,gen_normal_case.gen_tree[2].gen_level[0].C1=8,gen_normal_case.gen_tree[2].gen_level[1].Pa=4,gen_normal_case.gen_tree[2].gen_level[1].C0=9,gen_normal_case.gen_tree[2].gen_level[1].C1=10,gen_normal_case.gen_tree[2].gen_level[2].Pa=5,gen_normal_case.gen_tree[2].gen_level[2].C0=11,gen_normal_case.gen_tree[2].gen_level[2].C1=12,gen_normal_case.gen_tree[2].gen_level[3].Pa=6,gen_normal_case.gen_tree[2].gen_level[3].C0=13,gen_normal_case.gen_tree[2].gen_level[3].C1=14,gen_normal_case.gen_tree[3].gen_level[0].Pa=7,gen_normal_case.gen_tree[3].gen_level[0].C0=15,gen_normal_case.gen_tree[3].gen_level[0].C1=16,gen_normal_case.gen_tree[3].gen_level[1].Pa=8,gen_normal_case.gen_tree[3].gen_level[1].C0=17,gen_normal_case.gen_tree[3].gen_level[1].C1=18,gen_normal_case.gen_tree[3].gen_level[2].Pa=9,gen_normal_case.gen_tree[3].gen_level[2].C0=19,gen_normal_case.gen_tree[3].gen_level[2].C1=20,gen_normal_case.gen_tree[3].gen_level[3].Pa=10,gen_normal_case.gen_tree[3].gen_level[3].C0=21,gen_normal_case.gen_tree[3].gen_level[3].C1=22,gen_normal_case.gen_tree[3].gen_level[4].Pa=11,gen_normal_case.gen_tree[3].gen_level[4].C0=23,gen_normal_case.gen_tree[3].gen_level[4].C1=24,gen_normal_case.gen_tree[3].gen_level[5].Pa=12,gen_normal_case.gen_tree[3].gen_level[5].C0=25,gen_normal_case.gen_tree[3].gen_level[5].C1=26,gen_normal_case.gen_tree[3].gen_level[6].Pa=13,gen_normal_case.gen_tree[3].gen_level[6].C0=27,gen_normal_case.gen_tree[3].gen_level[6].C1=28,gen_normal_case.gen_tree[3].gen_level[7].Pa=14,gen_normal_case.gen_tree[3].gen_level[7].C0=29,gen_normal_case.gen_tree[3].gen_level[7].C1=30,gen_normal_case.gen_tree[4].gen_level[0].Pa=15,gen_normal_case.gen_tree[4].gen_level[0].C0=31,gen_normal_case.gen_tree[4].gen_level[0].C1=32,gen_normal_case.gen_tree[4].gen_level[1].Pa=16,gen_normal_case.gen_tree[4].gen_level[1].C0=33,gen_normal_case.gen_tree[4].gen_level[1].C1=34,gen_normal_case.gen_tree[4].gen_level[2].Pa=17,gen_normal_case.gen_tree[4].gen_level[2].C0=35,gen_normal_case.gen_tree[4].gen_level[2].C1=36,gen_normal_case.gen_tree[4].gen_level[3].Pa=18,gen_normal_case.gen_tree[4].gen_level[3].C0=37,gen_normal_case.gen_tree[4].gen_level[3].C1=38,gen_normal_case.gen_tree[4].gen_level[4].Pa=19,gen_normal_case.gen_tree[4].gen_level[4].C0=39,gen_normal_case.gen_tree[4].gen_level[4].C1=40,gen_normal_case.gen_tree[4].gen_level[5].Pa=20,gen_normal_case.gen_tree[4].gen_level[5].C0=41,gen_normal_case.gen_tree[4].gen_level[5].C1=42,gen_normal_case.gen_tree[4].gen_level[6].Pa=21,gen_normal_case.gen_tree[4].gen_level[6].C0=43,gen_normal_case.gen_tree[4].gen_level[6].C1=44,gen_normal_case.gen_tree[4].gen_level[7].Pa=22,gen_normal_case.gen_tree[4].gen_level[7].C0=45,gen_normal_case.gen_tree[4].gen_level[7].C1=46,gen_normal_case.gen_tree[4].gen_level[8].Pa=23,gen_normal_case.gen_tree[4].gen_level[8].C0=47,gen_normal_case.gen_tree[4].gen_level[8].C1=48,gen_normal_case.gen_tree[4].gen_level[9].Pa=24,gen_normal_case.gen_tree[4].gen_level[9].C0=49,gen_normal_case.gen_tree[4].gen_level[9].C1=50,gen_normal_case.gen_tree[4].gen_level[10].Pa=25,gen_normal_case.gen_tree[4].gen_level[10].C0=51,gen_normal_case.gen_tree[4].gen_level[10].C1=52,gen_normal_case.gen_tree[4].gen_level[11].Pa=26,gen_normal_case.gen_tree[4].gen_level[11].C0=53,gen_normal_case.gen_tree[4].gen_level[11].C1=54,gen_normal_case.gen_tree[4].gen_level[12].Pa=27,gen_normal_case.gen_tree[4].gen_level[12].C0=55,gen_normal_case.gen_tree[4].gen_level[12].C1=56,gen_normal_case.gen_tree[4].gen_level[13].Pa=28,gen_normal_case.gen_tree[4].gen_level[13].C0=57,gen_normal_case.gen_tree[4].gen_level[13].C1=58,gen_normal_case.gen_tree[4].gen_level[14].Pa=29,gen_normal_case.gen_tree[4].gen_level[14].C0=59,gen_normal_case.gen_tree[4].gen_level[14].C1=60,gen_normal_case.gen_tree[4].gen_level[15].Pa=30,gen_normal_case.gen_tree[4].gen_level[15].C0=61,gen_normal_case.gen_tree[4].gen_level[15].C1=62 ) |
71.37 |
|
71.37 |
|
|
|
|
|
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|
|
tlul_rsp_intg_gen |
95.83 |
91.67 |
|
|
|
|
100.00 |
|
tlul_rsp_intg_gen |
100.00 |
|
|
|
|
|
100.00 |
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) |
83.33 |
83.33 |
|
|
|
|
|
|
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_sync_reqack |
95.83 |
100.00 |
83.33 |
|
|
100.00 |
100.00 |
|
prim_secded_inv_72_64_dec |
95.89 |
|
|
95.89 |
|
|
|
|
tlul_socket_1n |
97.67 |
98.21 |
97.73 |
|
|
94.74 |
100.00 |
|
prim_generic_otp |
97.81 |
97.27 |
96.67 |
|
100.00 |
95.12 |
100.00 |
|
otp_ctrl_scrmbl |
97.95 |
91.67 |
100.00 |
|
100.00 |
98.08 |
100.00 |
|
prim_edn_req |
98.08 |
100.00 |
92.31 |
|
|
100.00 |
100.00 |
|
otp_ctrl_core_reg_top |
98.65 |
100.00 |
94.59 |
|
|
100.00 |
100.00 |
|
prim_generic_ram_1p |
98.85 |
96.55 |
|
|
|
100.00 |
100.00 |
|
tlul_adapter_reg |
98.91 |
100.00 |
95.65 |
|
|
100.00 |
100.00 |
|
prim_count |
99.20 |
|
|
99.20 |
|
|
|
|
prim_count ( parameter Width=1,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=2,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=3,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=4,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=40,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
93.60 |
|
|
93.60 |
|
|
|
|
prim_count ( parameter Width=5,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=6,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_count ( parameter Width=8,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 ) |
100.00 |
|
|
100.00 |
|
|
|
|
otp_ctrl_lfsr_timer |
99.23 |
100.00 |
96.15 |
|
100.00 |
100.00 |
100.00 |
|
otp_ctrl_prim_reg_top |
99.49 |
100.00 |
97.98 |
|
|
100.00 |
100.00 |
|
prim_secded_inv_72_64_enc |
100.00 |
|
|
100.00 |
|
|
|
|
prim_lc_sync |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_lc_sync |
100.00 |
|
|
|
|
|
100.00 |
|
prim_lc_sync ( parameter NumCopies=1,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=16,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=2,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sync ( parameter NumCopies=3,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sender |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
prim_lc_sender |
100.00 |
|
|
|
|
100.00 |
|
|
prim_lc_sender ( parameter AsyncOn=0,ResetValueIsOn=0,ResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_lc_sender ( parameter AsyncOn=1,ResetValueIsOn=0,ResetValue=10 ) |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_data_integ_dec |
100.00 |
100.00 |
|
|
|
|
|
|
prim_sparse_fsm_flop |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
tlul_cmd_intg_chk |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_alert_sender |
100.00 |
|
|
100.00 |
|
|
|
|
prim_mubi8_sender |
100.00 |
100.00 |
|
|
|
100.00 |
100.00 |
|
prim_generic_and2 |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_fifo_sync |
100.00 |
|
100.00 |
|
|
100.00 |
|
|
tlul_assert |
100.00 |
100.00 |
|
|
|
100.00 |
100.00 |
|
prim_onehot_check |
100.00 |
|
|
100.00 |
|
|
|
|
prim_onehot_check ( parameter AddrWidth=3,OneHotWidth=8,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=3,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_onehot_check ( parameter AddrWidth=6,OneHotWidth=56,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=6,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62,gen_tree[6].gen_level[0].Pa=63,gen_tree[6].gen_level[1].Pa=64,gen_tree[6].gen_level[2].Pa=65,gen_tree[6].gen_level[3].Pa=66,gen_tree[6].gen_level[4].Pa=67,gen_tree[6].gen_level[5].Pa=68,gen_tree[6].gen_level[6].Pa=69,gen_tree[6].gen_level[7].Pa=70,gen_tree[6].gen_level[8].Pa=71,gen_tree[6].gen_level[9].Pa=72,gen_tree[6].gen_level[10].Pa=73,gen_tree[6].gen_level[11].Pa=74,gen_tree[6].gen_level[12].Pa=75,gen_tree[6].gen_level[13].Pa=76,gen_tree[6].gen_level[14].Pa=77,gen_tree[6].gen_level[15].Pa=78,gen_tree[6].gen_level[16].Pa=79,gen_tree[6].gen_level[17].Pa=80,gen_tree[6].gen_level[18].Pa=81,gen_tree[6].gen_level[19].Pa=82,gen_tree[6].gen_level[20].Pa=83,gen_tree[6].gen_level[21].Pa=84,gen_tree[6].gen_level[22].Pa=85,gen_tree[6].gen_level[23].Pa=86,gen_tree[6].gen_level[24].Pa=87,gen_tree[6].gen_level[25].Pa=88,gen_tree[6].gen_level[26].Pa=89,gen_tree[6].gen_level[27].Pa=90,gen_tree[6].gen_level[28].Pa=91,gen_tree[6].gen_level[29].Pa=92,gen_tree[6].gen_level[30].Pa=93,gen_tree[6].gen_level[31].Pa=94,gen_tree[6].gen_level[32].Pa=95,gen_tree[6].gen_level[33].Pa=96,gen_tree[6].gen_level[34].Pa=97,gen_tree[6].gen_level[35].Pa=98,gen_tree[6].gen_level[36].Pa=99,gen_tree[6].gen_level[37].Pa=100,gen_tree[6].gen_level[38].Pa=101,gen_tree[6].gen_level[39].Pa=102,gen_tree[6].gen_level[40].Pa=103,gen_tree[6].gen_level[41].Pa=104,gen_tree[6].gen_level[42].Pa=105,gen_tree[6].gen_level[43].Pa=106,gen_tree[6].gen_level[44].Pa=107,gen_tree[6].gen_level[45].Pa=108,gen_tree[6].gen_level[46].Pa=109,gen_tree[6].gen_level[47].Pa=110,gen_tree[6].gen_level[48].Pa=111,gen_tree[6].gen_level[49].Pa=112,gen_tree[6].gen_level[50].Pa=113,gen_tree[6].gen_level[51].Pa=114,gen_tree[6].gen_level[52].Pa=115,gen_tree[6].gen_level[53].Pa=116,gen_tree[6].gen_level[54].Pa=117,gen_tree[6].gen_level[55].Pa=118,gen_tree[6].gen_level[56].Pa=119,gen_tree[6].gen_level[57].Pa=120,gen_tree[6].gen_level[58].Pa=121,gen_tree[6].gen_level[59].Pa=122,gen_tree[6].gen_level[60].Pa=123,gen_tree[6].gen_level[61].Pa=124,gen_tree[6].gen_level[62].Pa=125,gen_tree[6].gen_level[63].Pa=126 ) |
100.00 |
|
|
100.00 |
|
|
|
|
prim_subreg |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
prim_subreg |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL=0,Mubi=0 + DW=1,SwAccess=5,RESVAL=1,Mubi=0 + DW=1,SwAccess=1,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=10,SwAccess=0,RESVAL=0,Mubi=0 + DW=10,SwAccess=3,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=11,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=3,SwAccess=3,RESVAL=0,Mubi=0 + DW=3,SwAccess=1,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=6,SwAccess=0,RESVAL=0,Mubi=0 + DW=6,SwAccess=1,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_subreg ( parameter DW=7,SwAccess=0,RESVAL=0,Mubi=0 ) |
100.00 |
|
100.00 |
|
|
|
|
|
prim_secded_inv_39_32_dec |
100.00 |
|
|
100.00 |
|
|
|
|
prim_double_lfsr |
100.00 |
100.00 |
100.00 |
|
|
|
100.00 |
|
prim_generic_buf |
100.00 |
100.00 |
|
|
|
|
|
|
prim_intr_hw |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
100.00 |
|
prim_present |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
100.00 |
|
prim_present |
100.00 |
|
100.00 |
|
|
100.00 |
100.00 |
|
prim_present ( parameter DataWidth=64,KeyWidth=128,NumRounds=31,NumPhysRounds=1,Decrypt=0 ) |
100.00 |
100.00 |
|
|
|
|
|
|
prim_present ( parameter DataWidth=64,KeyWidth=128,NumRounds=31,NumPhysRounds=1,Decrypt=1 ) |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_err_resp |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
|
|
prim_subreg_ext |
100.00 |
100.00 |
|
|
|
|
|
|
prim_secded_inv_39_32_enc |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_sram_byte |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
otp_ctrl_lci |
100.00 |
100.00 |
100.00 |
|
100.00 |
100.00 |
100.00 |
|
tlul_err |
100.00 |
100.00 |
100.00 |
|
|
100.00 |
100.00 |
|
otp_ctrl_core_csr_assert_fpv |
100.00 |
|
|
|
|
|
100.00 |
|
prim_secded_inv_64_57_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_secded_inv_64_57_dec |
100.00 |
|
|
100.00 |
|
|
|
|
prim_secded_hamming_22_16_dec |
100.00 |
100.00 |
100.00 |
|
|
|
|
|
prim_ram_1p_adv |
100.00 |
100.00 |
|
|
|
100.00 |
100.00 |
|
prim_secded_hamming_22_16_enc |
100.00 |
100.00 |
|
|
|
|
|
|
prim_sync_reqack_data |
100.00 |
100.00 |
|
|
|
|
100.00 |
|
prim_generic_flop |
100.00 |
100.00 |
|
|
|
100.00 |
|
|
otp_ctrl_ecc_reg |
100.00 |
100.00 |
|
|
|
100.00 |
100.00 |
|
otp_ctrl_ecc_reg |
100.00 |
|
|
|
|
100.00 |
100.00 |
|
otp_ctrl_ecc_reg ( parameter Width=64,Depth=1,Aw=1,EccWidth=8 ) |
100.00 |
100.00 |
|
|
|
|
|
|
otp_ctrl_ecc_reg ( parameter Width=64,Depth=9,Aw=4,EccWidth=8 + Width=64,Depth=2,Aw=1,EccWidth=8 + Width=64,Depth=5,Aw=3,EccWidth=8 + Width=64,Depth=11,Aw=4,EccWidth=8 ) |
100.00 |
100.00 |
|
|
|
|
|
|
tlul_data_integ_enc |
|
|
|
|
|
|
|
|
prim_reg_we_check |
|
|
|
|
|
|
|
|
prim_otp |
|
|
|
|
|
|
|
|
prim_sec_anchor_flop |
|
|
|
|
|
|
|
|
prim_blanker |
|
|
|
|
|
|
|
|
prim_buf |
|
|
|
|
|
|
|
|
prim_generic_flop_2sync |
|
|
|
|
|
|
|
|
prim_flop |
|
|
|
|
|
|
|
|
prim_flop_2sync |
|
|
|
|
|
|
|
tb |
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prim_and2 |
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prim_sec_anchor_buf |
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prim_ram_1p |
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