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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	303	303	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	303	303	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	174170081	37038	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	174170081	13854598	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	303	303	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	303	303	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	174170081	71851	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	174170081	71851	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	174170081	37038	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	174170081	174034956	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	174170081	37038	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	174170081	0	0	302
tb.dut.PwrmgrDataChk_A	0	0	174170081	0	0	302
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	174170081	0	0	1208

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	196141716	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	196141716	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	196141716	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	196141716	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	196141716	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	196141716	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	196141716	217	217	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	196141716	48	48	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	196141716	49	49	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	196141716	8	8	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	196141716	25	25	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	196141716	7	7	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	196141716	24	24	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	196141716	755	755	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	196141716	1448	1448	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	196141716	4186	4186	177
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	196141716	1200675	1200675	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	196141716	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	196141716	15319	15319	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	196141716	307	307	123

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	196141716	217	217	0
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