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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A	0	0	356	356	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A	0	0	356	356	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	43829008	58172	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	43829008	15735	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	43829008	58172	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	43829008	15735	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	22030476	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	22030476	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	43829008	58172	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	43829008	58172	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	356	356	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	23743303	23667243	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	23743303	66608	0	0
tb.dut.u_lc_en_sync.NumCopiesMustBeGreaterZero_A	0	0	158	158	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	158	158	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	23743303	23701359	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	23743303	23699481	0	474
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	9062892	9062734	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	23743303	23743145	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	648	490	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	626	468	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	43828780	2997	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	43828780	2997	0	0
tb.dut.u_reg_regs.rePulse	0	0	43828780	1581	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	356	356	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	356	356	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	356	356	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	356	356	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	356	356	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	356	356	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	356	356	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	356	356	0	0
tb.dut.u_reg_regs.wePulse	0	0	43828780	1416	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	23743303	23701359	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	158	158	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	158	158	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	23743303	23699481	0	474
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	23743303	23699481	0	474

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	43829008	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	43829008	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	43829008	2693	2693	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	43829008	2760	2760	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	43829008	1750	1750	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	43829008	340	340	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	43829008	1346	1346	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	43829008	1347	1347	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	43829008	29690	29690	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	43829008	130809	130809	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	43829008	110977	110977	75
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	43829008	21	21	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	43829008	118	118	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	43829008	925	925	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	43829008	5373	5373	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	43829008	2693	2693	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	43829008	2760	2760	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	43829008	1750	1750	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	43829008	340	340	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	43829008	1346	1346	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	43829008	1347	1347	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	43829008	29690	29690	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	43829008	130809	130809	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	43829008	21	21	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	43829008	925	925	105