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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A	0	0	373	373	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A	0	0	373	373	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	48731829	56711	0	0
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tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	48731829	56711	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	48731829	20713	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	25362563	6	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	48731829	56711	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	48731829	56711	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	373	373	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	26769738	26704966	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	26769738	83245	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	168	168	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	26769738	26720826	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	26769738	26718621	0	504
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	11247405	11247237	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	26769738	26769570	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	739	571	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	735	567	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	48731588	3335	0	0
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tb.dut.u_reg_regs.rePulse	0	0	48731588	1738	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	373	373	0	0
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tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	373	373	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	373	373	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	373	373	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	373	373	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	373	373	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	373	373	0	0
tb.dut.u_reg_regs.wePulse	0	0	48731588	1597	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	26769738	26720826	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	168	168	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	168	168	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	26769738	26718621	0	504
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	26769738	26718621	0	504

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	48731829	0	0	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	48731829	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	48731829	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	48731829	6983	6983	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	48731829	4639	4639	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	48731829	438	438	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	48731829	3515	3515	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	48731829	816	816	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	48731829	40103	40103	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	48731829	1128	1128	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	48731829	17979	17979	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	48731829	6944	6944	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	48731829	6983	6983	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	48731829	4639	4639	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	48731829	438	438	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	48731829	3515	3515	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	48731829	816	816	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	48731829	40103	40103	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	48731829	1128	1128	105