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Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	306	306	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A	0	0	306	306	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	306	306	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	28661024	11403	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	28661024	1602	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	28661024	18249	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	28661024	18249	0	0
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tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	28661024	18249	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	28661024	4216	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	28095775	9	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	28661024	18249	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	306	306	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	2228085	2198489	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	2228085	13957	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	3206996	3206894	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	2228085	2227983	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
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tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	2228085	2214114	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	219	117	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	208	106	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	28660836	9984	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	28660836	9984	0	0
tb.dut.u_reg_regs.rePulse	0	0	28660836	6184	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	306	306	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	306	306	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	306	306	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	306	306	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	306	306	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	306	306	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	306	306	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	306	306	0	0
tb.dut.u_reg_regs.wePulse	0	0	28660836	3800	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	2228085	2214114	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	102	102	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	102	102	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2228085	2213490	0	306
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2228085	2213490	0	306

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	28661024	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	28661024	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	28661024	10465	10465	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	28661024	3290	3290	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	28661024	3317	3317	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	28661024	1956	1956	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	28661024	468	468	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	28661024	1502	1502	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	28661024	1684	1684	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	28661024	43740	43740	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	28661024	93481	93481	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	28661024	131890	131890	79
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	28661024	89	89	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	28661024	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	28661024	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	28661024	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	28661024	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	28661024	10	10	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	28661024	7	7	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	28661024	512	512	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	28661024	932	932	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	28661024	3546	3546	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	28661024	10465	10465	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	28661024	3290	3290	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	28661024	3317	3317	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	28661024	1956	1956	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	28661024	468	468	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	28661024	1502	1502	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	28661024	1684	1684	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	28661024	43740	43740	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	28661024	93481	93481	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	28661024	131890	131890	79
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	28661024	89	89	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	28661024	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	28661024	27	27	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	28661024	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	28661024	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	28661024	10	10	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	28661024	7	7	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	28661024	512	512	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	28661024	932	932	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	28661024	3546	3546	105