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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	195718372	83511	0	0
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tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
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tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	195718372	195662136	0	576
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	854	662	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	803	611	0	0
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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	391	391	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	391	391	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	391	391	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	391	391	0	0
tb.dut.u_reg_regs.wePulse	0	0	236189738	3372	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
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tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
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tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	195718372	195664545	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	195718372	195664545	0	0
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tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	192	192	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	195718372	195662136	0	576
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	195718372	195662136	0	576
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	195718372	195662136	0	576
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	195718372	195662136	0	576

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	236189988	0	0	0
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tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	236189988	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	236189988	0	0	0
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tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	236189988	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	236189988	2815	2815	1
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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	236189988	19761	19761	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	236189988	4325	4325	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	236189988	4347	4347	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	236189988	2815	2815	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	236189988	294	294	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	236189988	2157	2157	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	236189988	752	752	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	236189988	39886	39886	0
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