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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	410	410	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	410	410	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	149451653	7148	0	0
tb.dut.tlul_assert_host_sba.gen_host.addrSizeAligned_A	0	0	149451653	13823	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	149451653	13823	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	149451653	13823	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	149451653	4072	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	149451653	13823	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	149451653	4072	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	102960765	6	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	149451653	13823	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	149451653	13823	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	410	410	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	66160052	19626	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	66160052	65492214	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	66160052	65492214	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	66160052	65492214	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	66160052	19626	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2744059	2743867	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	66160052	66159860	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	66160052	66126368	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	586	394	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	506	314	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	149451378	10196	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	149451378	10196	0	0
tb.dut.u_reg_regs.rePulse	0	0	149451378	6208	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	410	410	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	410	410	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	410	410	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	410	410	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	410	410	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	410	410	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	410	410	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	410	410	0	0
tb.dut.u_reg_regs.wePulse	0	0	149451378	3988	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	66160052	66126368	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	192	192	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	192	192	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	66160052	66124850	0	576
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	66160052	66124850	0	576

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	149451653	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	149451653	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	149451653	12836	12836	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	149451653	3458	3458	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	149451653	3467	3467	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	149451653	2094	2094	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	149451653	410	410	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	149451653	1536	1536	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	149451653	1362	1362	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	149451653	38598	38598	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	149451653	168445	168445	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	149451653	204446	204446	86
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	149451653	103	103	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	149451653	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	149451653	47	47	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	149451653	33	33	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	149451653	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	149451653	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	149451653	30	30	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	149451653	387	387	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	149451653	773	773	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	149451653	1797	1797	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	149451653	12836	12836	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	149451653	3458	3458	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	149451653	3467	3467	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	149451653	2094	2094	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	149451653	410	410	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	149451653	1536	1536	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	149451653	1362	1362	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	149451653	38598	38598	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	149451653	168445	168445	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	149451653	204446	204446	86
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	149451653	103	103	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	149451653	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	149451653	47	47	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	149451653	33	33	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	149451653	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	149451653	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	149451653	30	30	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	149451653	387	387	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	149451653	773	773	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	149451653	1797	1797	105