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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	416	416	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	416	416	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	174716178	1987	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	174716178	15998	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	174716178	15998	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	174716178	4519	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	174716178	15998	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	174716178	4519	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	129470672	7	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	174716178	15998	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	174716178	15998	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	416	416	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	69911337	23141	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	69911337	69568221	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	69911337	69568221	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	69911337	69568221	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	69911337	23141	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	3239171	3238975	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	69911337	69911141	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	69911337	69880586	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	524	328	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	461	265	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	174715918	7965	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	174715918	7965	0	0
tb.dut.u_reg_regs.rePulse	0	0	174715918	4635	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	416	416	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	416	416	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	416	416	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	416	416	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	416	416	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	416	416	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	416	416	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	416	416	0	0
tb.dut.u_reg_regs.wePulse	0	0	174715918	3330	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	69911337	69880586	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	196	196	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	196	196	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	69911337	69879203	0	588
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	69911337	69879203	0	588

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	174716178	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	174716178	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	174716178	9408	9408	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	174716178	4319	4319	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	174716178	4326	4326	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	174716178	2881	2881	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	174716178	176	176	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	174716178	2188	2188	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	174716178	3352	3352	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	174716178	34635	34635	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	174716178	132075	132075	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	174716178	104227	104227	90
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	174716178	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	174716178	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	174716178	32	32	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	174716178	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	174716178	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	174716178	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	174716178	8	8	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	174716178	358	358	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	174716178	680	680	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	174716178	2275	2275	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	174716178	9408	9408	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	174716178	4319	4319	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	174716178	4326	4326	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	174716178	2881	2881	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	174716178	176	176	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	174716178	2188	2188	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	174716178	3352	3352	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	174716178	34635	34635	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	174716178	132075	132075	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	174716178	104227	104227	90
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	174716178	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	174716178	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	174716178	32	32	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	174716178	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	174716178	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	174716178	18	18	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	174716178	8	8	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	174716178	358	358	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	174716178	680	680	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	174716178	2275	2275	105