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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
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Summary for Assertions
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Total Number923100.00
Uncovered70.76
Success91699.24
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered932.14
All Matches1967.86
First Matches1967.86


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00546060355456535900
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0022522500
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0022522500

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0054606035545635320675
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0054606035545635320675
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0054606035545635320675
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0054606035545635320675


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00117207460000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00117207460000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0011720746013514135140
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00117207460410841081
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00117207460417141711
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00117207460267826781
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001172074603763761
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00117207460208920891
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 001172074606516511
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0011720746041681416810
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001172074602159562159560
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00117207460102732102732111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 001172074601351350
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0011720746013130
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0011720746014140
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00117207460990
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00117207460660
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00117207460220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001172074604144140
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00117207460105710570
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0011720746024422442271

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0011720746013514135140
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00117207460410841081
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00117207460417141711
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00117207460267826781
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001172074603763761
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00117207460208920891
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 001172074606516511
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0011720746041681416810
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001172074602159562159560
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00117207460102732102732111
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 001172074601351350
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0011720746013130
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00117207460990
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00117207460660
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00117207460220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001172074604144140
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00117207460105710570
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0011720746024422442271

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