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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Uncovered70.76
Success91699.24
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered932.14
All Matches1967.86
First Matches1967.86


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00467736914673196900
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0021221200
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0021221200

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0046773691467300670636
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0046773691467300670636
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0046773691467300670636
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0046773691467300670636


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00128894210000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00128894210000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00128894210690069000
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00128894210699769970
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00128894210463446340
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001288942104044040
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00128894210360636060
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00128894210291429140
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0012889421024810248100
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tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00128894210109085109085103
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00128894210110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00128894210110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00128894210110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00128894210110
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001288942102612610
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0012889421019531953258

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0012889421020592205920
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00128894210690069000
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00128894210699769970
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00128894210463446340
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001288942104044040
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00128894210360636060
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00128894210291429140
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0012889421024810248100
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001288942101234941234940
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00128894210109085109085103
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00128894210110
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00128894210110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00128894210110
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0012889421019531953258

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