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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[76].noOutstandingReqsAtEndOfSim_A	0	0	445	445	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	445	445	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	164387054	16242	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	164387054	16242	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	164387054	5175	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	164387054	16242	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	164387054	5175	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	130313161	5	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	130313161	5	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	164387054	16242	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	164387054	16242	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	445	445	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	89992350	29122	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	89992350	89591498	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	89992350	29122	0	0
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tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	89992350	89951538	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	11902352	11902125	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	89992350	89992123	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	89992350	89951538	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	673	446	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	613	386	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	164386760	46273	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	164386760	46273	0	0
tb.dut.u_reg_regs.rePulse	0	0	164386760	21009	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	445	445	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	445	445	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	445	445	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	445	445	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	445	445	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	445	445	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	445	445	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	445	445	0	0
tb.dut.u_reg_regs.wePulse	0	0	164386760	25264	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	89992350	89951538	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	227	227	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	227	227	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	89992350	89949699	0	681
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	89992350	89949699	0	681

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	164387054	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	164387054	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	164387054	11375	11375	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	164387054	5742	5742	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	164387054	5742	5742	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	164387054	3921	3921	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	164387054	207	207	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	164387054	2914	2914	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	164387054	3568	3568	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	164387054	44184	44184	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	164387054	117890	117890	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	164387054	159536	159536	102
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	164387054	74	74	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	164387054	20	20	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	164387054	29	29	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	164387054	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	164387054	1	1	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	164387054	14	14	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	164387054	10	10	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	164387054	425	425	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	164387054	752	752	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	164387054	2919	2919	262

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	164387054	11375	11375	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	164387054	5742	5742	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	164387054	5742	5742	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	164387054	3921	3921	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	164387054	207	207	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	164387054	2914	2914	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	164387054	3568	3568	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	164387054	44184	44184	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	164387054	117890	117890	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	164387054	159536	159536	102
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	164387054	74	74	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	164387054	20	20	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	164387054	29	29	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	164387054	21	21	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	164387054	1	1	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	164387054	14	14	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	164387054	10	10	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	164387054	425	425	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	164387054	752	752	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	164387054	2919	2919	262